用Quartus2 任意设计一个包含4个状态的状态图；将JK触发器的状态图转换为状态表用Verilog HDL描述

关于数电的一个题目3个jk触发器设计出的3位2进制异步加法器,每个触发器的传输延时为20纳秒,读取一次计数状态所需的时间 1.用Verilog HDL的行为描述设计一个带进位输入,输出的1位全加器 JK触发器只知道K值怎么画状态图.J值是不是为1啊, 用Verilog HDL设计一个4位BCD码计数器 大学 数字电路五进制减法计数器分别用JK触发器和D触发器实现答案可以不用说,但是最好有原始状态图和次态卡诺图（举一个例子 Verilog HDL的一个程序是什么意思? 用JK触发器和附加门电路设计一个七进制加法计数器,要解题的详细步骤,拜谢了 1,状态图中状态通常由哪几部分组成? 状态图中状态通常由哪几部分组成? 有关verilog HDL语言的 数电的时序图怎么画啊?也就是有真值表或者状态图转换成时序图. 数字设计方面的.verilog HDL描述.求大神赐教,仅有30积分.╮(╯▽╰)╭