基于FPGA的DDS设计,相位累加器怎么控制频率?那只能比时钟频率低?50M时钟能产生能做出1024点的正弦波吗

来源：学生作业帮编辑：大师作文网作业帮分类：综合作业时间：2024/11/12 00:06:12

基于FPGA的DDS设计,相位累加器怎么控制频率?那只能比时钟频率低?50M时钟能产生能做出1024点的正弦波吗
50M能做出15M的每个周期1024点的正弦波吗?
我看资料输出的波形频率是Fo=K*Fc/2^N
k可以随便控制,那么就是说输出波形可以比时钟频率大,但是我看过几个VERILOG的程序,看不出可以超过时钟频率,谁有VHDL的累加器程序发我看看.求大侠指教!

如果你用ROM查找表产生正弦波的话,50M、1024个点只能产生48.8K的正弦波,要产生15M的信号,只能做3.3个点,你那个公式里 N位K的位长 ,所以K/2^N永远小于1 也就是Fc必定小于F0,输出频率不可能超过输入时钟频率的
再问：我也这样想得，高过肯定是不能的~但是我看别人的论文说可以用50M做出15M的正弦波，K的取值有什么规则？如果我想做出15M的正弦波，至少要多少点才不失真？256点？我倍频到200M，用256点，输出就1M左右，怎么才能达到15M？
再答： 200/15=13.3，也就是13个点，200M就13个点产生15M正弦波，13个点已经够用了。。。由于时钟频率限制，在FPGA里面用256个点产生15M正弦波是不行滴，除非时钟频率达到几个GHz，否则就别想了，频率控制字是根据公式算出来的

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