同步电路是什么意思,什么叫同步电路.麻烦说详细一点,谢谢大家

同步电路是什么意思,什么叫同步电路.麻烦说详细一点,谢谢大家

一 同步设计得优越性:
1.同步电路比较容易使用寄存器的异步复位/置位端,以使整个电路有一个确定的初始状态；
2.在可编程逻辑器件中,使用同步电路可以避免器件受温度,电压,工艺的影响,易于消除电路的毛刺,使设计更可靠,单板更稳定；
3.同步电路可以很容易地组织流水线,提高芯片的运行速度,设计容易实现；
4.同步电路可以很好地利用先进的设计工具,如静态时序分析工具等,为设计者提供最大便利条件,便于电路错误分析,加快设计进度.
二 同步设计得规则:
1.尽可能在整个设计中只使用一个主时钟和同一个时钟沿,主时钟走全局时钟网络.
2.在FPGA设计中,推荐所有输入、输出信号均应通过寄存器寄存,寄存器接口当作异步接口考虑.
3.当全部电路不能用同步电路思想设计时,即需要多个时钟来实现,则可以将全部电路分成若干局部同步电路（尽量以同一个时钟为一个模块）,局部同步电路之间接口当作异步接口考虑.
4.当必须采用多个时钟设计时,每个时钟信号的时钟偏差（△T）要严格控制.
5.电路的实际最高工作频率不应大于理论最高工作频率,留有设计余量,保证芯片可靠工作.
6.电路中所有寄存器、状态机在单板上电复位时应处在一个已知的状态.
三 异步设计中常见问题及其解决方法
异步电路设计主要体现在时钟的使用上,如使用组合逻辑时钟、级连时钟和多时钟网络；另外还有采用异步置位、复位、自清零、自复位等.这些异步电路的大量存在,一是增加设计难度,二是在出现错误时,电路分析比较困难,有时会严重影响设计进度.很多异步设计都可以转化为同步设计,对于可以转化的逻辑必须转化,不能转化的逻辑,应将异步的部分减到最小,而其前后级仍然应该采用同步设计.
1.组合逻辑产生的时钟
2.行波计数器/行波时钟
4.不规则的计数器
5.分频器
6.多时钟的同步化
7.RS触发器
8.上升沿检测
9.下降沿检测
10.上升/下降沿检测
11.对计数器的译码
对计数器译码,可能由于竞争冒险产生毛刺.如果后级采用了同步电路,我们完全可以对此不予理会.如果对毛刺要求较高,推荐采用Gray编码(PLD)或One-hot编码(FPGA)的计数器,一般不要采用二进制码.
12.门控时钟
13.锁存器
14 多级时钟或多时钟网络
四 不建议使用的电路
1 不建议使用组合逻辑时钟或门控时钟
组合逻辑很容易产生毛刺,用组合逻辑的输出作为时钟很容易使系统产生误动作.
2 不建议使用行波时钟
3 尽量避免采用多个时钟,多使用触发器的使能端来解决.
4 触发器的置/复位端尽量避免出现毛刺,及自我复位电路等,最好只用一个全局复位信号.
5 电路中尽量避免“死循环”电路,如RS触发器等.
6 禁止时钟在不同可编程器件中级连,尽量降低时钟到各个器件时钟偏差值.
五 SET和RESET信号处理
在设计时应尽量保证有一全局复位信号,或保证触发器、计数器在使用前已经正确清零和状态机处于确知的状态.
寄存器的清除和置位信号,对竞争条件和冒险也非常敏感.在设计时,应尽量直接从器件的专用引脚驱动.另外,要考虑到有些器件上电时,触发器处于一种不确定的状态,系统设计时应加入全局复位/Reset.这样主复位引脚就可以给设计中的每一个触发器馈送清除或置位信号,保证系统处于一个确定的初始状态.需要注意的一点是：不要对寄存器的置位和清除端同时施加不同信号产生的控制,因为如果出现两个信号同时有效的意外情况,会使寄存器进入不定状态.
六 时延电路处理
时延电路是指在可编程器件的设计中,为了能够满足电路之间时序配合的要求,利用可编程器件的内部资源而进行时序调整,
1 应尽量避免时延电路,绝大多数时延电路是由设计者在设计之初考虑不完善造成的.
2 若实在无法,则尽量采用高频电路,对所需信号加触发器进行延时.该延时只跟时钟频率和触发器个数有关,而与工艺基本无关.避免利用线延时或者若干串联 Buffer 电路
七 全局信号处理
全局信号处理的原则是：时钟信号、异步清零、置位信号上不允许存在毛刺；不允许异步清零、置位信号同时有效.
在下述几种情况下,时钟信号、异步清零、置位信号上可能会有毛刺：
（1） 时钟信号、异步清零、置位信号为组合逻辑输出
由于组合逻辑是电平敏感的,比较容易产生毛刺,而组合逻辑的细小毛刺一旦经过时序电路则其对电路的影响则会放大.因此在设计中对时钟信号、异步清零、置位信号这些对时序电路来讲非常重要的信号应尽量采用同步电路,而对于非用组合逻辑不行的地方则必须用卡诺图严格的分析时序电路,确定彻底消除竞争与冒险后才可引入到时序电路中使用.
对组合电路产生的时钟信号的处理：
情况1：同一个时钟源,通过组合逻辑控制它的通断