verilog如何表示缺省的数字呢?

来源：学生作业帮编辑：大师作文网作业帮分类：综合作业时间：2024/11/19 07:10:46

verilog如何表示缺省的数字呢?
比如
case({op,funct,rt})
{BEQ_op,6'bxxxxxx,5'bxxxxx}:ALUCode=alu_beq;
{BNE_op,6'bxxxxxx,5'bxxxxx}:ALUCode=alu_bne;
我想表示当funct和rt为任意值时,只要op=BEQ_op,则ALUCode=alu_beq.如何表示缺省的funct和rt呢?用x好像不行啊

case(op)
BEQ_op:ALUCode=alu_beq;
或者直接
if(op==BEQ_op)begin
ALUCode=alu_beq;
end

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