Verilog HDL语言设计一个8位二进制加法器,带有使能端en,控制端asc,asc=1做减法,asc=0做减法.

来源：学生作业帮编辑：大师作文网作业帮分类：综合作业时间：2024/11/18 21:03:15

Verilog HDL语言设计一个8位二进制加法器,带有使能端en,控制端asc,asc=1做减法,asc=0做减法.
另有一个辅助进位AF,when A[3]+B[3] 产生进位,AF=1,else AF=0.
OK,我已经做出来了,有兴趣的来拿分好了,可以的话贴上你的代码,送分了.

不太明白你想做什么.
module adder(
input wire [7:0] a1,
input wire [7:0] a2;
output wire [7:0] out
);
assign out = asc?(a1 - a2) :(a1 + a2);
endmodule

用Verilog HDL写8位超前进位加法器程序? 谁知道VB中的Asc函数是怎么回事?我只知道Asc(A)=65,那Asc(abcABC)是多少? 超前进位加法器?怎样用Verilog HDL 实现8位超前进位加法器本人需要完成《基于Verilog HDL的8位超前进用Verilog HDL设计一个4位BCD码计数器 VB中Asc函数ElseIf a >= "A" And a 用java做数字加密,思路如下：输入一个四位数,每位相加,9分别代表ASC中的a~i ALLTRIM(STR(ASC(Z),2,1) chr(asc("a")5) ASC码的定义 vfp中的?asc("ABC") 什么是ASCⅡ码值啊 ASC-H什么意思

Verilog HDL语言 设计一个8位二进制加法器,带有使能端en,控制端asc,asc=1做减法,asc=0做减法.