关于Verilog always语句的问题

来源：学生作业帮编辑：大师作文网作业帮分类：综合作业时间：2024/11/10 11:05:23

关于Verilog always语句的问题
比如说always@(a)begin
b=a+s;
c=a-s;end
是不是b和c在之前都要定义为reg型

是的,在“alaways”模块内被赋值的每一个信号都必须定义成reg型
再问：如果我这个b是中间变量就是说我这个程序开头是module ABC (a,c) 那是不是我在always语句之前也要写一条reg b?
再答： module ABC(a,c)中a,c 是模块的端口名，它们应该进行I/O 声明，b属于内部信号，需要在alaways 块前进行内部信号声明，比如你想要的reg 型变量声明。

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